笔试指导：炬力笔试题
2009-02-02 10:32:00 来源:爱博仁人力资源网信息中心 作者:小杰采编 浏览46次
Brain老总家在城郊，他在城里的公司总部上班，两者中间有一个火车站。每天他总是坐Bus到车站，而他的司机就在车站接他。有一天，他的司机迟了半个小时才从家里出来，Brain按时下班并且坐车到车站，当然，他看不到他的司机。为了避免他夫人骂他迟回家，Brain必须尽快回家，所以决定边走边等。在路上他拦截了他司机的车，马上掉头往家里走。果不然，他老婆大怒，骂道：今天怎么搞的，迟了22分钟回家？ 请问Brain在路上走了多长时间？
笔试题B
1．降低NMOS的开启电压VT的方法，哪种无效？
A.减少衬底的P型掺杂浓度
B减少氧化层厚度
C.增加源漏极的N型掺杂浓度
D.减少沟道长度
2. IO PAD 的设计，一般不常考虑的因素
A.ESD特性
B.驱动能力
C.施密特触发器
D.衬偏效应
3．逻辑电路低功耗设计中，无效的方法
A.采用慢速设计
B.减少信号翻转
C.减少IC面积
D.采用较慢速的时钟。
1．写出序列探测器“11000”的RTL代码。
2．分析一个CMOS电路的逻辑功能（同或门）。
3．分析一个CMOS电路的逻辑功能（三态门）。
4．画出全加器的CMOS电路，说明延时的估算方法。
5．A,B为两个时钟，频率差最小为1/8。如果A的频率高，C=0；否则C=1；编程实现。
6．编程实现FIR滤波器，系数为C0,C1,C2,C3,C2,C1,C0。输入DI，输出DO。系数和DI均为8比特。
7．一个圆盘，一半黑，一半白。有两个探测器，用1表示白，0表示黑。设计一个电路，可以探测出圆盘是顺时针转动还是逆时针转动。
笔试题B
1．降低NMOS的开启电压VT的方法，哪种无效？
A.减少衬底的P型掺杂浓度
B减少氧化层厚度
C.增加源漏极的N型掺杂浓度
D.减少沟道长度
2. IO PAD 的设计，一般不常考虑的因素
A.ESD特性
B.驱动能力
C.施密特触发器
D.衬偏效应
3．逻辑电路低功耗设计中，无效的方法
A.采用慢速设计
B.减少信号翻转
C.减少IC面积
D.采用较慢速的时钟。
1．写出序列探测器“11000”的RTL代码。
2．分析一个CMOS电路的逻辑功能（同或门）。
3．分析一个CMOS电路的逻辑功能（三态门）。
4．画出全加器的CMOS电路，说明延时的估算方法。
5．A,B为两个时钟，频率差最小为1/8。如果A的频率高，C=0；否则C=1；编程实现。
6．编程实现FIR滤波器，系数为C0,C1,C2,C3,C2,C1,C0。输入DI，输出DO。系数和DI均为8比特。
7．一个圆盘，一半黑，一半白。有两个探测器，用1表示白，0表示黑。设计一个电路，可以探测出圆盘是顺时针转动还是逆时针转动。
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